history的正确发音
history的英式发音[ˈhɪstri]，美式发音[ˈhɪstri]
发音：英式发音：［ˈhɪstri]，美式发音：［ˈhɪstri]
词义：名词：历史，历史学；历史记录；来历。
固定搭配：art history美术史。
用法：作宾语，被引用。Bradley will go down in history as Los Angeles’ longest serving mayor.布拉德利将作为洛杉矶任职时间最长的市长载入史册。-history
意思相近的单词有：
herstory
发音：英式发音：［’hərstri]，美式发音：［’hərstri]
词义：名词：历史；妇女历史。
固定搭配：the Herstory师任堂。
用法：作宾语，被引用。Herstory designated women’s place at the center of an alternative narrative of past events.妇女历史将女性置于对过去事件的另一种叙述的中心位置。-s
verilog语言中assign怎么用
assign相当于连线，一般是将一个变量的值不间断地赋值给另一个变量，就像把这两个变量连在一起，所以习惯性的当做连线用，比如把一个模块的输出给另一个模块当输入。
例如：
wire A,B,SEL,L;//声明4个线型变量
assign L=(A&~SEL)|(B&SEL);//连续赋值
在assign语句中，左边变量的数据类型必须是wire型。input和output如果不特别声明类型，默认是wire类型。
举例2选1的数据选择器：
module mux2x1_df(A,B,SEL,L);
input A,B,SEL;
output L;
assign L=SEL?A:B;
endmodule
扩展资料：
注意事项
assign的功能属于组合逻辑的范畴，应用范围可概括为以下三点：
1、持续赋值；
2、连线；
3、对wire型变量赋值，wire是线网，相当于实际的连接线，如果要用assign直接连接，就用wire型变量。wire型变量的值随时变化。其实以上三点是相通的。
要更好的把握assign的使用，Verilog中有几个要点需要深入理解和掌握：
1、在Verilog module中的所有过程块（如initial块和always块）、连续赋值语句（如assign语句）和实例引用都是并行的。在同一module中这三者出现的先后顺序没有关系。
2、只有连续赋值语句assign和实例引用语句可以独立于过程块而存在于module的功能定义部分。
3、连续赋值assign语句独立于过程块，所以不能在always过程块中使用assign语句。
